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• 005 20230917103100.0

• 010 __ |a 978-7-111-70686-1 |d CNY135.00

• 100 __ |a 20220812d2022 em y0chiy50 ea

• 101 1_ |a chi |c eng

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• 200 1_ |a IC芯片设计中的静态时序分析实践 |A IC xin pian she ji zhong de jing tai shi xu fen xi shi jian |b 专著 |f (美)J.巴斯卡尔(J. Bhasker)，(美)拉凯什·查达(Rakesh Chadha)著 |g 刘斐然译

• 210 __ |a 北京 |c 机械工业出版社 |d 2022.07

• 215 __ |a 14,346页 |c 图 |d 24cm

• 300 __ |a IC工程师精英课堂

• 312 __ |a 封面英文题名：Static timing analysis for nanometer designs: a practical approach

• 330 __ |a 本书深度介绍了芯片设计中用静态时序分析进行时序验证的基本知识和应用方法，涉及包括互连线模型、时序计算和串扰等在内的影响纳米级电路设计的时序的重要问题，并详细解释了在不同工艺、环境、互连工艺角和片上变化(OCV)下进行时序检查的方法，同时详细介绍了层次化块(Block)、全芯片及特殊I0接口的时序验证，并提供了SDC、SDF及SPEF格式的完整介绍。不管是刚开始使用静态时序分析的初学者，还是精通静态时序分析的专业人士，本书都是优秀的教材或参考资料。

• 333 __ |a 本书适合芯片设计和ASIC时序验证领域的专业人士，以及逻辑和芯片设计专业的学生和教师阅读

• 510 1_ |a Static timing analysis for nanometer designs: a practical approach |z eng

• 606 0_ |a IC卡 |A Ic Qia |x 芯片 |x 设计

• 690 __ |a TN402 |v 5

• 690 __ |a TN4 |v 4

• 701 _0 |c (美) |a 巴斯卡尔 |A ba si ka er |c (Bhasker, J.) |4 著

• 701 _0 |c (美) |a 查达 |A cha da |c (Chadha, Rakesh) |4 著

• 702 _0 |a 刘斐然 |A liu fei ran |4 译

• 801 _0 |a CN |b 人天书店 |c 20220812

• 905 __ |a JBXQLIB |d TN4/16